PLLとGPS受信モジュールで作る高精度発振器 - PLLのテスト(2)

前回は設計限界(?)を越えてのテストだったので今度はちゃんとやってみました。

例１　基準周波数 1465Hz（48MHzを15bitバイナリーカウンタで分周）


今度は周波数も位相も一致しているようです。

基準周波数とVCOの出力は位相差が一定である必要はあるものの、それがゼロであることは必須ではないわけですが、動作の安定性という点ではチェックしておきたいポイントです。

位相が完全に一致しているか（位相差が一定しているか）はExclusive OR（XOR）あるいはLCRメーター用に作ったアナログ乗算器を使ってチェックする計画はあります。

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例２　基準周波数 732Hz（48MHzを16bitバイナリーカウンタで分周）


これも問題ないのですが、基準周波数をSignal Inに入れた直後こんな現象が起きていました。


VCOは(約)700Hzから基準周波数732Hzに向って周波数が上がっていくのですが途中でかなりオーバーシュートしています。

不安定さを予感させる動きで、このあたりはループフィルターの回路定数で挙動が変わると思われます。

ここは勘違いでVCOの初期発振周波数は736Hzで、実際はいったん周波数が低下しそのあとオーバーシュートして周波数が732Hzを越えたということのようです。今回使った回路では初期発振周波数＝最低発振周波数になっておりこの不安定さはギリギリのところで使ったのが原因かもしれません。

周波数（周期）やVCOの制御電圧を連続的・数値的に監視できるようにしてもう少しテストしたいところです。

目標に近づくにつれてやることがどんどん増えていきます (^^;;

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おまけ

例3　基準周波数 366Hz（48MHzを17bitバイナリーカウンタで分周）


残念ながらこれはロックできませんでした。VCOの周波数範囲は500Hz～2kHzとして回路定数を決めているからあたりまえなんですが、2929kHzではロックしていたので周波数範囲が上の方にずれているということも考えられます。

“設計”は500Hz～2kHzだったのですが、実際は736Hz～2940Hzくらいになっていました。いずれにしても366Hzでロックできないのはとうぜんのことということになります。

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